PCIe 4.0 芯片的实测展示

数字科技2021-04-06 10:03:09


在日前于加州举行的PCI SIG年度开发者大会上,众多厂商展示了其PCIe 4.0物理层、控制器、交换器以及其他IP模块等产品规划。


下图为一款Mellanox公司展示的 100G Infiniband交换器芯片(左),采用PCIe4.0跨越背板(中间绿色板子,上面有不同长度走线)连接至控制器(右侧红色单板),右上方为测试采用的Keysight公司33GHz带宽示波器。



PCI-SIG正针对0.9版展开一连串的实验室测试,以验证该规格的所有功能和参数,预计正式的1.0标准会在2017年4月完成。现在标准推进中最重要的是进行“通道建模”,即如何确立传输通道模型的参数以及对信号传输的影响,这会影响到如何设计芯片的预加重及均衡器算法,以及链路协商的方式。


目前的目标是允许链路可以有最大-28dB@8GHz的损耗,芯片的预加重和均衡技术要使得经过这样恶劣的链路后,至少可以得到15mV的眼高和0.3UI的眼宽。这样就可以实现在使用1个连接器的情况下,可以用便宜的FR4板材实现12英寸PCB走线长度(更长的走线需要Retimer芯片或者使用低损耗的板材)。


下图是在之前的TSMC的技术论坛上,Cadence和Mellonox联合展示的其PCIe 4.0芯片,以及基于Keysight的33GHz示波器和M8000误码仪的PCIe 4.0的一致性测试系统。Cadence宣称经测试实现了1e-15的传输误码率,远超规范要求的1e-12要求。


在起草PCIe 4.0版本标准时,PCI协会认为16Gbps的数据速率可能是用铜线做芯片互连的极限了。然而,近些年来,随着材料和芯片技术的发展,以太网标准的802.3协会以及Fiber Channel协会已经分别将铜互连技术推向了单线25和28Gbps的传输速率,并在研究下一代56Gbps和PAM-4信号传输标准。因此,考虑到借鉴现有的成熟Serdes技术,25G或28Gbps有望成为下一代PCIE5.0标准可能采用的数据速率。


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